作為Cadence Logic Design Team Solution之“Design with Verification”方法的一部分，Incisive Formal Verifier在Unisys設(shè)計(jì)前期發(fā)現(xiàn)了許多難以找到的功能性"臭蟲"，實(shí)現(xiàn)了更高的團(tuán)隊(duì)生產(chǎn)率并加速了項(xiàng)目的完成。邏輯設(shè)計(jì)師在驗(yàn)證環(huán)境搭建完成之前幾個(gè)月就能夠驗(yàn)證模塊設(shè)計(jì)，從而獲得了更快及更節(jié)省成本的全芯片驗(yàn)證。而且，設(shè)計(jì)前期團(tuán)隊(duì)開發(fā)的斷言是可以在后端流程的模擬和加速/仿真中充分再利用的，這增加了可觀察性，并帶來(lái)更快的調(diào)試速度和整體上更短的驗(yàn)證周期。
“Incisive Formal Verifier已幫助我們更高效和更早地將我們的企業(yè)服務(wù)器推向市場(chǎng)，而且還降低了成本，”Unisys平臺(tái)開發(fā)部副總裁Steve Guarrieri表示，“另外，它還幫助減少了因?yàn)楣δ苓吔鐔?wèn)題而重新投片的風(fēng)險(xiǎn)，并且我們發(fā)現(xiàn)它可以輕松和廣泛地配置于我們多個(gè)項(xiàng)目的標(biāo)準(zhǔn)產(chǎn)品流程中，包括我們最先進(jìn)和最復(fù)雜的ASIC。”
Unisys團(tuán)隊(duì)報(bào)告了其在多個(gè)項(xiàng)目中的成功，其中包括一個(gè)高度復(fù)雜的ASIC設(shè)計(jì)。 Incisive Formal Verifier技術(shù)易于采用，并且對(duì)設(shè)計(jì)師友好，這進(jìn)一步增強(qiáng)了基于Incisive Design Team Simulator及 Incisive Palladium Emulator的Unisys驗(yàn)證環(huán)境。當(dāng)Unisys集成了全面的基于斷言的“從規(guī)劃到閉合”驗(yàn)證方法學(xué)后，它實(shí)現(xiàn)了生產(chǎn)率的顯著提高。
“我們非常高興地看到像Unisys這樣的公司從Cadence Logic Design Team Solution 的前期驗(yàn)證技術(shù)中獲益，”Cadence公司驗(yàn)證部門全球營(yíng)銷副總裁Steve Glaser表示，“Incisive Formal Verifier提供了完整的基于斷言的‘從規(guī)劃到閉合’驗(yàn)證方法學(xué)，可獲得巨大的生產(chǎn)率和質(zhì)量改進(jìn)，而且對(duì)于想優(yōu)化RTL生成和提高項(xiàng)目整體上市時(shí)間的設(shè)計(jì)團(tuán)隊(duì)，它提供了完美的工具。”
